VHDL - FPGA. Bài 609: Đếm NP 10 bit từ 0 đến 999 hiển thị LCD, led 7 đoạn, có reset, btn_ss, btn_up.

VHDL - FPGA. Bài 608: Đếm NP 10 bit từ 0 đến 999 hiển thị LCD, có reset, btn_ss, btn_up.Подробнее

VHDL - FPGA. Bài 607: Đếm NP 8 bit từ 0 đến 255 hiển thị LCD, led 7 đoạn, có reset, btn_ss, btn_up.Подробнее

VHDL - FPGA. Bài 519: Đếm từ 0 đến 999 hiển thị 3 led 7Đ, 4 chế độ , chọn 8 tần số bằng 2 btn, xvn.Подробнее

VHDL - FPGA. Bài 522: Cài giới hạn 3 số từ 000 đến 999 hiển thị 7 đoạn bằng 2 btn.Подробнее

VHDL - FPGA. Bài 518: Đếm từ 0 đến 999 hiển thị 3 led, 4 chế độ, chọn 4 tần số bằng btn up/dw, xvn.Подробнее

Verilog. Bài 515: Đếm 3 số BCD có btn làm ena_ss và up/dw, chọn tần số, hiển thị 5 led 7 đoạn, xvn.Подробнее

VHDL – FPGA. Bài 501: Đếm 1 số từ 0 đến 9 hiển thị trên 1 led 7 đoạn quét. Chương 5: TKM tuần tự 2.Подробнее

[ VHDL ] Chương 4 - Mạch giải mã led 7 đoạn - Lệnh gán tín hiệu có lựa chọn | Thắng AcousticПодробнее

VHDL – FPGA. Bài 503: Đếm từ 000 đến 999 hiển thị led 7 đoạn quét cathode chung. Chương 5: TKMTT2.Подробнее

Đừng kì thị đèn dùng pin liền trong thân!Подробнее

VHDL – FPGA. Bài 502: Đếm từ 00 đến 99 hiển thị trên 2 led 7 đoạn quét. Chương 5: TKM tuần tự 2.Подробнее

niwa - Teno & moreПодробнее

Verilog. Bài 515: Đếm 3 số BCD có btn làm ena_ss và up/dw, chọn tần số, hiển thị 5 led 7 đoạn, xvn.Подробнее

Verilog. Bài 511: Đếm 1 số BCD hiển thị 1 led 7 đoạn theo cách 2, có start/stop, up/dw.Подробнее

VHDL - FPGA. Bài 521: Cài giới hạn 2 số từ 00 đến 99 hiển thị 7 đoạn bằng 2 btn.Подробнее

VHDL - FPGA. Bài 617: Thiết kế mạch đồng hồ giờ phút giây có chỉnh thời gian, hiển thị LCD.Подробнее

VHDL - FPGA. Bài 619: Thiết kế mạch đồng hồ giờ phút giây hiển thị LCD, kêu bip khi phút thay đổi.Подробнее